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安全靜態隨機訪問存儲器(SRAM)的研究與設計 / 鄒雪城教授

2020-07-17 13:20:44

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在研究通用的靜態隨機訪問存儲器(SRAM)的基礎上,研究低成本高安全性SRAM的結構以提高SRAM的抗攻擊性能,同時,仍然保留SRAM低功耗高帶寬的優點。本課題的目標是針對高安全性SRAM的可信設計和抗攻擊機制研究,重點是從電路設計上徹底解決通用SRAM 在掉電情況下的信息殘留問題,達到從物理層面上防止SRAM存儲的機密信息被攻擊的目的。為此,本課題基于90nm標準 CMOS混合信號工藝技術,提出了兩種可以徹底解決SRAM信息殘留問題的設計方法- - 消除6-管SRAM鎖存單元中的數據電荷的方法和清零或改寫SRAM存儲信息的方法。這兩種設計方案具有電路拓撲結構簡單、易于與SRAM集成的優點。本課題的研究成果可以為安全SRAM的設計和實現提供理論基礎,將對金融、國防和軍事等領域的信息安全產生積極而重要的影響。    



本課題主要的創新之處體現在以下三個方面:

1) 6 SRAM 存儲單元中用低閾值器件或者本征器件來設計一個可以消除 SRAM信息殘留的“清零開關”。在正常工作情況下,它可以很好的斷開,不影響 SRAM的讀寫操作;在掉電的情況下,它是一個閉合的低阻開關,可將 SRAM 單元中的數據電荷“中和”掉。這種防攻擊設計技術屬國內外首創,它具有電路拓撲結構簡單、易于集成和對 SRAM 集成密度的影響甚微等優點。

2) 將安全 SRAM 微控制器的防攻擊設計技術的系統思想應用到安全 SRAM 的電路設計中,使 SRAM 信息不可被攻擊。其電路拓撲結構就是在通用的 SRAM 中集成了內建電源模塊電路和防攻擊檢測與控制模塊電路。對集成電容和電感進行優化設計,設計高能效的自建電源模塊電路是本課題關鍵創新點之一。

3) 為了充分利用有限的自建電源能量,避免 SRAM 清零過程中的動態功耗,在防攻擊控制模塊電路中添加了二選一電路。當 SRAM 掉電時,二選一電路把 SRAM 的清零操作切換到防攻擊控制電路來控制,這樣就避免了 SRAM 讀寫控制電路的動態功耗。這也是本課題關鍵創新點之一。

本項目由國家自然科學基金項目(No. 60973035安全靜態隨機訪問存儲器(SRAM)的研究與設計支持。


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